Naslov diplomskega dela: FRI-V: RISC-V CPE na vezju FPGA

Povzetek:

V zadnjih letih, še posebej na področju vgrajenih sistemov, popularnost pridobiva odprta ukazna arhitekrura RISC-V. Razvita je bila na Univerzi Berkeley, s poudarkom na modularnosti in prilagodljivosti, ki je uporabna ne samo za akademske, temveč tudi za komercialne potrebe. Na tej osnovi smo implementirali preprost cevovoden procesor FRI-V s programirljivim logičnim vezjem FPGA, ki podpira osnovni RV32I ukazni nabor skupaj z razširitvijo za privilegirane ukaze ZICSR in razširitvijo M za celoštevilsko množenje in deljenje. Procesorju smo dodali še predpomnilnike, podporo za pasti ter glavni pomnilnik DDR2. Za komunikacijo med CPE in vhodno izhodnimi enotami smo implementirali podatkovno vodilo, ki temelji na odprtem standardu Wishbone. Kodo za procesor smo napisali v jeziku SystemVerilog in ga sintetizirali za ploščo Nexys A7 50T. Pravilnost delovanja procesorja smo preverjali s kombinacijo formalne verifikacije, simulacij in izvajanja programov na končnem procesorju. Za oceno zmogljivosti končne različice procesorja FRI-V smo uporabili test CoreMark v katerem je dobil oceno 2.28 CoreMarka na MHz. To ga po zmogljivosti postavlja v bližino mikrokrmilnikov kot sta Renesas RX610 in STM32F051C8 (32-bitni ARM Cortex M0).

Mentor: viš. pred. dr. Robert Rozman

Komisija za zagovor:

izr. prof. dr. Jurij Mihelič (predsednik),

prof. dr. Patricio Bulić (somentor),

doc. dr. Ratko Pilipović (član).

Prostor: Diplomska soba